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Microcontrôleurs PIC 10, 12, 16 - Description et mise en oeuvre

Sommaire détaillé

Avant-propos

CHAPITRE 1 : Présentation générale

1.1 Harvard contre Von Neumann
1.2 Les points forts de l’architecture RISC
1.3 Les différentes familles de PIC
1.4 Dans la jungle des références
1.5 Les différentes mémoires de programme
1.6 Tensions d’alimentation
1.7 Appellations normalisées des diverses pattes disponibles

CHAPITRE 2 : Horloge et reset

2.1 Les horloges des PIC
    2.1.1 Les différents types d’horloges
    2.1.2 Les schémas d’horloges types
    2.1.3 Les horloges internes et leurs registres de calibration
    2.2.4 Comment récupérer le contenu de OSCCAL ?
2.2 Le reset
    2.2.1 Principes généraux
    2.2.2 Circuiterie de reset externe
    2.2.3 Schéma interne de la circuiterie de reset
    2.2.4 Le reset par détection de chute de tension d’alimentation ou BOR
    2.2.5 Les registres de contrôle et d’état du reset

CHAPITRE 3 : Architecture interne

3.1 Architecture interne
3.2 Organisation de la mémoire
    3.2.1 Mécanisme de pagination de la mémoire de programme
    3.2.2 Mécanisme de pagination de la mémoire de données
    3.2.3 Organisation de la mémoire de données et des registres internes
3.3 Les registres de l’unité centrale
    3.3.1 Le registre INDF d'adresse 00 ou registre d'indirection
    3.3.2 Le registre PCL d'adresse 02
    3.3.3 Le registre STATUS d'adresse 03 ou registre d'état
    3.3.4 Le registre FSR d'adresse 04 ou registre de sélection de registre
    3.3.5 Le registre PCLATH d'adresse 0A
    3.3.6 Le registre PCON d'adresse 8E
    3.3.7 Le registre OPTION d’adresse 81
    3.3.8 Le ou les registres de configuration
3.4 Les interruptions
    3.4.1 Principe de fonctionnement des interruptions
    3.4.2 Le registre INTCON d'adresse 0B
    3.4.3 Les registres PIEx
    3.4.4 Les registres PIRx

CHAPITRE 4 : La mémoire EEPROM de données et la mémoire Flash de programme

4.1 La mémoire EEPROM de données
    4.1.1 Lecture dans la mémoire EEPROM de données
    4.1.2 Ecriture dans la mémoire EEPROM de données
4.2 La mémoire Flash de programme
    4.2.1 Lecture dans la mémoire Flash de programme
    4.2.2 Ecriture dans la mémoire Flash de programme

CHAPITRE 5 : Le timer chien de garde ou WDT et le mode sommeil

5.1 Le timer chien de garde
    5.1.1 Le timer chien de garde des PIC
    5.1.2 Schéma synoptique du timer chien de garde
5.2 Le mode sommeil
    5.2.1 Particularités du mode sommeil
    5.2.2 Le réveil ou la sortie du mode sommeil
    5.2.3 Réveil au moyen des interruptions

CHAPITRE 6 : Les ports d’entrées/sorties parallèles

6.1 Généralités
6.2 Le port A
    6.2.1 Contrôle des entrées analogiques grâce au registre ANSEL
6.3 Le port B
    6.3.1 Résistances de « pull-up » du port B
    6.3.2 Génération d’une interruption par changement d’état du port B
    6.3.3 Contrôle des entrées analogiques grâce au registre ANSELH
6.4 Le port C
6.5 Le port D
6.6 Le port E
6.7 Les ports F et G
6.8 Le port GPIO
    6.8.1 Le port GPIO des PIC 10 et 12C à mots de 12 bits
    6.8.2 Le port GPIO des PIC 12F à mots de 14 bits
6.9 Le mode port parallèle esclave ou PSP

CHAPITRE 7 : Les timers

7.1 Le timer 0
7.2 Le timer 1
7.3 Le timer 2

CHAPITRE 8 : Les modules de capture et comparaison (CCP) et de modulation de largeur d’impulsions (PWM)

8.1 Le mode capture
8.2 Le mode comparaison
8.3 Le mode modulation de largeur d'impulsions ou mode PWM
8.4 Le registre de contrôle des modules CCP
8.5 Le mode EPWM ou mode PWM étendu

CHAPITRE 9 : Le port série synchrone SSP ou MSSP

9.1 Le SSP ou MSSP en mode SPI
    9.1.1 Fonctionnement du SSP ou MSSP en mode SPI maître
    9.1.2 Fonctionnement du SSP ou MSSP en mode SPI esclave
9.2 Le SSP ou MSSP en mode I2C
    9.2.1 Principes généraux du bus I2C
    9.2.2 Fonctionnement du SSP ou MSSP en mode I2C
    9.2.3 Fonctionnement du SSP ou MSSP en mode I2C esclave
    9.2.4 Fonctionnement du MSSP en mode I2C maître
9.3 Les registres du SSP et du MSSP

CHAPITRE 10 : L’interface de communication série ou SCI, USART, AUSART ou EUSART

10.1 La SCI ou USART en mode asynchrone full duplex
    10.1.1 Emission de données sur 8 ou 9 bits
    10.1.2 Réception de données sur 8 ou 9 bits
    10.1.3 Fonctionnement en mode 9 bits avec détection d’adresse
10.2 La SCI en mode synchrone half duplex
    10.2.1 Fonctionnement de la SCI en mode émetteur maître synchrone
    10.2.2 Fonctionnement de la SCI en mode récepteur maître synchrone
    10.2.3 Fonctionnement de la SCI en mode émetteur esclave synchrone
    10.2.4 Fonctionnement de la SCI en mode récepteur esclave synchrone
10.3 Les registres de la SCI
    10.3.1 SCI de types USART et AUSART
    10.3.2 SCI de type EUSART
    10.3.3 Détermination automatique de la vitesse de transmission

CHAPITRE 11 : La source de tension de référence et les comparateurs analogiques

11.1 La source de tension de référence
    11.1.1 La source de tension de référence « de base »
    11.1.2 La source de tension de référence étendue
11.2 Les comparateurs de tension analogiques
    11.2.1 Les comparateurs analogiques « de base »
    11.2.2 Les comparateurs analogiques étendus
    11.2.3 Particularités communes à toutes les versions de comparateurs

CHAPITRE 12 : Les convertisseurs analogiques/digitaux 8 et 10 bits

12.1 Le convertisseur analogique/digital 8 bits
    12.1.1 Principes généraux
    12.1.2 Utilisation du convertisseur en mode SLEEP
    12.1.3 Utilisation du convertisseur avec un module CCP
12.2 Le convertisseur analogique/digital 10 bits
    12.2.1 Schéma de principe et registres de contrôle
    12.2.2 Utilisation du convertisseur analogique/digital 10 bits

CHAPITRE 13 : L’interface pour afficheurs à cristaux liquides

13.1 Principe général
13.2 Horloges et multiplexage
13.3 Génération des tensions de l’afficheur
13.4 Utilisation de l’interface LCD

CHAPITRE 14 : La programmation en circuit ou ICSP et le mode « in-circuit debugger »

14.1 La programmation « standard » ou « haute tension »
14.2 La programmation en circuit et ses contraintes
14.3 La programmation basse tension ou LVP
    14.3.1 Le passage en mode programmation LVP
    14.3.2 Les contraintes de la programmation LVP
14.4 Le mode « in circuit debugger »

CHAPITRE 15 : Adressage et jeu d’instructions

15.1 Les modes d'adressage
15.2 Le jeu d'instructions
15.3 Compatibilité ascendante
15.4 Description détaillée des instructions
15.5 Tableaux synthétiques

Chapitre 16 : Développement d’applications

16.1 Programmation en langage machine
16.2 Programmation en langage évolué

Annexes

Annexe A : Liste et affectation des registres aux ressources
Annexe B : Contenu du cédérom


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