Accueil Remonter Documentations Schémas Logiciels Liens Mes livres Contactez-moi Librairie  

 

Microcontrôleurs AVR : des ATtiny aux ATmega - Description et mise en oeuvre

Sommaire détaillé

Avant-propos

CHAPITRE 1 : Présentation générale

1.1 Deux architectures concurrentes
1.2 Les points fort de l'architecture RISC
1.3 Les différentes familles AVR
1.3.1 Les microcontrôleurs AVR 8 bits actuels
1.3.2 Les microcontrôleurs AVR 8 bits obsolètes
1.4 Caractéristiques communes générales
1.5 Tableaux de sélection
1.6 Architecture interne

CHAPITRE 2 : Unité centrale, horloge, reset et interruptions

2.1 Les horloges
    2.1.1 Les horloges à quartz, à résonateur ou externes
    2.1.2 Les horloges RC et le registre OSCCAL
    2.1.3 La boucle à verrouillage de phase
    2.1.4 L'horloge interne à 128 kHz
    2.1.5 Synthèse
2.2 La circuiterie de reset
    2.2.1 Sources de reset
    2.2.2 Comportement lors d'un reset
2.3 L'unité centrale et ses registres
    2.3.1 Les registres de travail
    2.3.2 Les registres d'état
    2.3.3 Les registres de contrôle
2.4 Les interruptions
    2.4.1 Principes généraux
    2.4.2 Les registres de contrôle d'interruptions de l'unité centrale
    2.4.3 Pile et pointeur de pile
    2.4.4 Vitesse de prise en compte des interruptions
2.5 Les modes sommeil
    2.5.1 Le mode attente
    2.5.2 Le mode arrêt
    2.5.3 Définition des autres modes sommeil
    2.5.4 Le mode réduction de bruit pour conversion A/D
    2.5.5 Le mode veille
    2.5.6 Le mode économie d'énergie
    2.5.7 Le mode veille étendue
    2.5.8 Les registres de réduction de consommation

CHAPITRE 3 : Les ports d'entrées/sorties parallèles

3.1 Un peu d'organisation
3.2 Port parallèle non partagé
3.3 Port parallèle partagé avec la SPI
3.4 Port parallèle partagé avec le comparateur analogique
3.5 Port parallèle partagé avec les timers
3.6 Port parallèle partagé avec l'UART
3.7 Port parallèle partagé avec le convertisseur analogique/digital
3.8 Port parallèle partagé avec des fonctions diverses
3.9 Schéma électrique équivalent

CHAPITRE 4 : La mémoire EEPROM de données

4.1 Généralités
4.2 Les registres de l'EEPROM de données
4.3 Utilisation pratique de l'EEPROM de données
    4.3.1 EEPROM de données et mode sommeil
    4.3.2 Corruption des données en mémoire EEPROM

CHAPITRE 5 : Le comparateur analogique

5.1 Principe de fonctionnement
5.2 Le registre de contrôle du comparateur analogique

CHAPITRE 6 : Le timer chien de garde

6.1 Qu'est ce qu'un timer chien de garde ?
6.2 Organisation du timer chien de garde
6.3 Utilisation du timer chien de garde
6.4 Organisation du timer chien de garde étendu
6.5 Utilisation du timer chien de garde étendu

CHAPITRE 7 : Les timers

7.1 Le timer 0 à 8 bits sans mode PWM
    7.1.1 Organisation
    7.1.2 Les registres du timer 0
7.2 Le timer 8 bits avec mode PWM
    7.2.1 Organisation
    7.2.2. Modes de fonctionnement
    7.2.3 Les registres du timer 8 bits avec mode PWM
7.3 Les timers 16 bits
    7.3.1 Le pré diviseur des timers 16 bits
    7.3.2 Mode d'accès aux registres 16 bits
    7.3.3 Organisation
    7.3.4. Modes de fonctionnement des unités de comparaison
    7.3.5 Fonctionnement de l'unité de capture
    7.3.6 Les registres des timers 16 bits

CHAPITRE 8 : Les interfaces séries synchrones SPI, TWI, et USI

8.1 Principe général d'une liaison de type SPI
    8.1.1 La SPI des microcontrôleurs AVR
    8.1.2 Les registres de la SPI
    8.1.3 L'autre rôle de la SPI
8.2 L'interface série deux fils ou TWI
    8.2.1 Principes généraux du bus I2C
    8.2.2 Organisation de l'interface TWI
8.3 L'interface série universelle ou USI
    8.3.1 Organisation de l'interface USI
    8.3.2 Les registres de l'interface USI

CHAPITRE 9 : L'interface série synchrone et asynchrone ou USART

9.1 Organisation de l'interface
9.2 Les registres de l’USART
9.3 Le fonctionnement en mode multi-processeurs

CHAPITRE 10 : Le convertisseur analogique/digital

10.1 Organisation du convertisseur analogique/digital
10.2 Principe de fonctionnement
10.3 Les registres du convertisseur
10.4 Diminution du bruit parasite

CHAPITRE 11 : L'interface pour mémoires externes

11.1 Schéma de connexion et chronogrammes
11.2 Adressage de la mémoire externe
11.3 Registres de contrôle de l'interface

CHAPITRE 12 : Programmation parallèle et série des microcontrôleurs AVR

12.1 Généralités
    12.1.1 Mémoire Flash de programme et EEPROM de données
    12.1.2 Bits ou fusibles de configuration et bits de verrouillage
    12.1.3 Octets de signature
    12.1.4 Octet de calibration
12.2 Programmation parallèle
    12.2.1 Mise en mode programmation
    12.2.2 Effacement du circuit
    12.2.3 Programmation de la mémoire de programme
    12.2.4 Lecture de la mémoire de programme
    12.2.5 Programmation de l'EEPROM de données
    12.2.7 Programmation des fusibles de configuration de poids faibles
    12.2.8 Programmation des fusibles de configuration de poids forts
    12.2.9 Programmation des fusibles de configuration de poids étendu
    12.2.10 Programmation des bits de verrouillage des mémoires
    12.2.11 Lecture des fusibles et des bits de verrouillage
    12.2.12 Lecture des octets de signature
    12.2.13 Lecture de l'octet de calibration
    12.2.14 Chronogrammes de la programmation parallèle
12.3 Programmation série
12.4 Contraintes propres à la programmation série en circuit

CHAPITRE 13 : Les modes d'adressage

13.1 Adressage direct
    13.1.1 Adressage direct simple registre
    13.1.2 Adressage direct double registre
    13.1.3 Adressage direct des entrées/sorties
    13.1.4 Adressage direct de la mémoire de données
13.2 Adressage indirect de la mémoire de données
    13.2.1 Adressage indirect simple
    13.2.2 Adressage indirect de la mémoire de données avec déplacement
    13.2.3 Adressage indirect de la mémoire de données avec pré décrémentation
    13.2.4 Adressage indirect de la mémoire de données avec post incrémentation
13.3 Adressage de la mémoire de programme
    13.3.1 Adressage constant utilisant les instructions LPM, ELPM et SPM
    13.3.2 Adressage post incrémenté utilisant les instructions LPM et ELPM
    13.3.3 Adressage direct de la mémoire de programme
    13.3.4 Adressage indirect de la mémoire de programme
    13.3.5 Adressage relatif de la mémoire de programme

CHAPITRE 14 : Le jeu d'instructions

Présentation et syntaxe

Annexe A : Liste et organisation des registres internes

Annexe B : Contenu du CD ROM

B.1 Répertoire FICHES
B.2 Répertoire ACROBAT

Index

Achetez directement ce livre en ligne chez Amazon.fr en cliquant sur ce bouton ->


 

Site déclaré à la CNIL sous le n° 1112858
© 2017 - C.Tavernier - Reproduction interdite sans autorisation